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작성일 : 25-03-08 02:16
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서울대가 국내 최초 첨단패키징연구센터를 세운다. 반도체 공정이 10나노미터(㎚·1㎚는 10억분의 1m) 이하 경쟁으로 접어들면서 단순 후공정 작업이던 패키징 기술이 발열 제어, 신호 보정, 신소재 도입 등 첨단 기술의 집약체로 탈바꿈하는 데 대응하기 위해서다. 센터는 올해 완공해 내년부터 본격 가동할 예정이다.?
이혁재 서울대 반도체공동연구소장은 7일 “공사가 끝나면 기존 건물은 전부 클린룸으로 전환하고 신축 건물에 첨단패키징연구센터를 설립할 것”이 회생계획안 라고 밝혔다. 첨단패키징연구센터는 TSMC를 보좌하는 대만 ASE, SPIL, PTI 등 글로벌 반도체 후공정(OSAT) 기업과 경쟁하기 위한 국내 학계의 첫 시도다. 서울대는 첨단패키징연구센터 설립을 통해 국내에 부족한 첨단 패키징 인재와 반도체 교수 육성에 속도가 붙을 것으로 기대하고 있다.
이 소장은 반도체 연구개발(R&D)의 특수성 금리 을 감안해 주 52시간 근로제의 탄력적 적용을 촉구했다. 그는 “연구가 잘될 때 몰입해 진행하는 것이 훨씬 효과적”이라고 말했다. 국가 차원의 반도체 컨트롤타워 신설도 제안했다. 이 소장은 “대만은 정부, 민간, 국민 모두가 단일대오로 반도체를 육성하고 있다”고 강조했다. 한국경제신문은 반도체 공동연구소를 시작으로 올해 서울대 공대와 ‘K퓨처테크 현장을 가 한국사능력검정시험 고사장 다’ 시리즈를 연재한다.
칩과 칩 사이에 플라스마 활성화…고부가 산업으로 발전 가능성
“첨단 패키징이 글로벌 반도체산업의 게임 체인저가 될 겁니다.” 이혁재 서울대 반도체공동연구소장이 전망한 반도체산업의 ‘퓨처 테크’(미래 기술)는 명확했다. 반도체 기판의 회로 선폭을 더 이상 줄이기 어려운 터라 웨이퍼를 얼마나 효과적으 기업은행공무원신용대출 로 묶을 수 있느냐가 주요 전장(戰場)이 될 것이라는 얘기다.
그는 “대만의 TSMC가 2나노미터(㎚·1㎚는 10억분의 1m) 양산을 앞두고 트랜지스터 구조를 3차원(3D)으로 확장해 웨이퍼를 점점 더 위로 쌓아 올리는 방식으로 성능을 향상하려 할 것”이라며 “첨단 패키징을 통해 옹스트롬 시대를 구현하려는 한국과 대만의 경쟁이 치열해지고 pdf 통합 있다”고 말했다.
접착제 사용하지 않는 하이브리드 본딩
최근 한국과학기술기획평가원(KISTEP)은 한국과 중국의 반도체 경쟁력을 분석한 보고서를 하나 냈다. 반도체 주요 분야 5개 중 고집적 메모리, 인공지능(AI) 반도체, 전력 반도체, 차세대 센싱 등 4개 분야에서 중국에 뒤처지고 있다는 것이 골자다. 삼성전자가 반도체 석학인 이 소장을 사외이사로 선임하는 등 이사진을 반도체 전문가로 채운 것도 이 같은 상황과 무관하지 않다는 게 산업계의 분석이다.
서울대 반도체공동연구소가 패키징연구소를 세우려는 건 더 이상의 역전을 허용하지 않기 위해서다. 1나노를 다시 10분의 1로 줄인 옹스트롬 단위로 기판 위에 회로를 그리려면 첨단 패키징 연구개발(R&D)이 필수다. TSMC는 2030년 1나노 공정에 진입하겠다는 로드맵을 세우고 옹스트롬 시대를 준비하고 있다.
이 소장은 패키징 중에서도 하이브리드 본딩에 주목하고 있다. 칩을 쌓아 올리는 3D 적층 패키징 공정에서 칩 또는 웨이퍼 사이의 직접 연결을 가능하게 하는 기술이다.
성능을 높이면서도 소비 전력을 줄일 수 있는 차세대 기술이다. 고대역폭메모리(HBM)를 포함해 고객 맞춤형 AI칩 수요가 커질수록 하이브리드 본딩의 중요성도 높아질 전망이다.
패키징은 가공을 마친 웨이퍼를 자른 뒤 쌓고 묶는 후공정 작업이다. 저임금의 노동집약 산업으로 취급돼 대부분의 패키지 공정이 말레이시아를 포함한 동남아시아와 중국으로 넘어갔다. 하지만 선폭이 10나노 아래로 접어든 후 더 이상의 미세 공정이 어려워지면서 첨단 패키징이 반도체산업의 게임 체인저로 빠르게 부상하고 있다.
대량 생산에 최적화된 WTW
하이브리드 본딩은 퍼즐 조각 맞추기에 비유할 수 있다. 칩 제조업체는 하이브리드 본딩으로 3D 첨단 패키지에 칩렛(하나의 칩에 여러 개 칩을 집적하는 기술)을 적용한다. 보통 이 과정에서 칩을 연결할 때 미세 금속 전선을 사용하거나 솔더(납땜) 같은 물질을 녹여 붙인다. 접착제로 웨이퍼를 붙이는 것을 연상하면 된다. 문제는 효율성이다. 접착 방식은 아무리 정밀해도 미세 공간이 남을 수밖에 없다.
이에 비해 하이브리드 본딩은 물리적으로 표면에 딱 맞게 붙이고, 그 사이에 전기 신호가 오가도록 한다. 접착제 대신 표면을 극도로 매끄럽게 다듬어 직접 붙이는 것이 핵심 기술력이다. 이 소장은 “하이브리드 본딩은 촘촘히 회로를 연결하기 때문에 칩 성능을 높인다”며 “수율과 경제성 때문에 현재는 ‘다이투웨이퍼(die-to-wafer)’ 방식이 주로 적용되고 있지만 앞으로 ‘웨이퍼투웨이퍼(wafer-to-wafer)’가 주류가 될 것”이라고 내다봤다.
다이는 웨이퍼 위의 작은 사각형 칩을 말한다. WTW는 웨이퍼 전체를 한 번에 붙이기 때문에 대량 생산에 최적화됐다. DTW가 하나씩 붙이는 작업이라면 WTW는 도장 공장에서 기계를 돌려 한 번에 수백 장을 찍어내는 셈이다. AI 데이터센터 등 첨단 반도체 대량 수요가 필요한 시장에서 WTW를 적용하면 비용 절감 효과가 크다. 이 소장은 “WTW는 미세 회로끼리 직접 연결하기 때문에 신호 전달 속도가 빠르고 전기 저항이 낮다”고 설명했다.
접합 공정에 플라스마 기술 적용
여러 개의 칩을 쌓아 연결하는 3D 패키징이 발전하면서 발열을 잡는 기술도 갈수록 중요해지고 있다. 기존 방열 기술은 패키지 외부에 열전도 재료를 배치하는 방식으로 열을 방출했다. 앞으로는 내부에 방열·냉각 기술을 직접 도입할 것으로 예상된다.
이 소장은 “열전소자(thermoelectric device), 마이크로 유체 냉각 시스템 같은 기술이 패키지 내부에 삽입돼 발열을 줄일 것”이라며 “기존에 사용되던 산화 계열 유전층(dielectric layer)은 발열에 취약하기 때문에 미래에는 발열에 강한 비산화 계열의 저유전율(Low-k) 재료가 도입돼 신호 전송 속도와 전력 효율을 높일 것”이라고 전망했다.
칩과 칩 사이의 접합 공정에 플라스마(고체·액체·기체에 이은 네 번째 상태) 활성화 기술을 적용하는 산업도 각광 받을 가능성이 높다는 게 서울대 반도체공동연구소의 예상이다. 플라스마로 접합면을 활성화하면 더 낮은 온도에서 더 강한 결합력을 구현할 수 있다.
이 소장은 “첨단 패키징은 발열 제어, 신호 보정, 신소재 도입, 정밀 접합과 같은 기술을 통합한 고부가가치 산업으로 발전할 것”이라고 관측했다. 이를 위해 서울대 반도체공동연구소는 국내 최초로 패키징 연구 시설 마련에 박차를 가하고 있다.
이 소장은 HBM 시장과 관련해선 고객사인 팹리스(반도체 설계 전문) 요구를 맞추기 위해 한국도 시스템 반도체 경쟁력을 갖춰야 한다고 강조했다. 그는 “HBM은 DRAM 메모리를 여러 개 수직으로 쌓아 올리는 구조”라며 “가장 아래에 있는 ‘베이스다이(Base Die)’ 칩의 기능을 향상하기 위한 개발이 진행 중”이라고 했다.
빅테크 등 고객사 요구를 정확히 구현하기 위해선 베이스다이의 설계 언어를 이해하고 협력하는 것이 필수라는 설명이다. 메모리 기술과 시스템 반도체 기술을 잘 연동해야 한다는 의미이기도 하다.
강경주/안정훈 기자 qurasoha@hankyung.com
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